电子芯片检测，电磁环境屏蔽效能检测

电子芯片检测，电磁环境屏蔽效能检测

介绍了soc片上嵌入式微处理器核的一种测试技术——片内测试(bist)。讲述了片上系统的由来以及两个重要特点。与传统的测试方法比较后，讨论了merebist、logicbist等常用bist测试技术的结构和特点，分析了这几种测试方法的优缺点。

引 言

   随着科技的不断发展，集成电路的制造工艺和设计水平得到了飞速提高，设计者能够将非常复杂的功能集成到硅片上。将pcb板上多块芯片的系统集成到一块芯片内部，这个芯片就是系统级芯片，即soc(systemon chip)。soc芯片的特点主要有两方面：是其高度的复杂性，第二是大量运用可重用的ip(intellectualproperty)模块。以往的芯片设计往往只专注于某个特定功能的模块设计，例如压缩／解压、无线模块、网络模块等。而一块soc芯片的功能可能是多个独立模块的总和。另外，芯片的制造需要经历化学、冶金、光学等工艺过程，在这些过程中可能引入物理缺陷导致其不能正常工作。因此对芯片的测试成为必不可少的环节。可测性设计(designfortest，dft)是在芯片的设计阶段就考虑以后测试的需要，使芯片测试更加容易和充分，并降低测试成本。一个soc包含各种可复用的功能ip核，其中嵌入式微处理器核是其中的关键部分，大部分都嵌有一个或多个微处理器核以获得好的性能。所以，对微处理器核可测性问题的研究越来越迫在眉睫。

1 传统测试方法

   20世纪七八十年代之前，集成电路还都是小规模电路时，测试大都通过加入激励，探测相应的方式来完成。这种方式在电路规模不大并且频率不快的情况下还是可行的，但是随着集成电路规模的增长，功能验证内容增多，或者需要使用异步激励信号时，这样的测试方式就存在局限性。为了提高故障点的测试覆盖率，出现了自动向量生成(atpg)工具。运用atpg算法以及强大的计算机，可以检测到尽可能多的故障点。随着芯片规模的增长，芯片门数相对于引脚数目的比例变得太悬殊，只通过输入／输出引脚进行测试的方法几乎不能再应用了，于是出现了另外一种基于扫描的测试技术——dft。但当扫描链很长而且数量很多时，单芯片测试时间还是很长。同时测试仪器的价格急速攀升，使得bist(built-inself-test)即片内测试方法的产生成为必然。

2 几种常用的bist方法及其优缺点

   片内测试是节省芯片测试时间和成本的有效手段，外部测试的测试速度以每年12％的幅度增长，而片内芯片的速度以每年30％的幅度增长，这一矛盾进一步推动了bist的应用。由于soc芯片内部的ip种类繁多，对不同的ip核采用不同的bist测试方法。采用bist技术的优点在于：降低测试成本、提高错误覆盖率、缩短测试时间、方便客户服务和独立测试。目前bist测试方法主要有membist和logicbist。

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