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microblaze 处理器发挥核心作用

　　赛灵思推出的 source policy maker controller 可与内核配合使用，这样其功能在很大程度上和 asspdisplayport源端设备一样。我们建议您使用microblaze 嵌入式或外部处理器来正确初始化和维持该链路。xapp包含的policy maker reference design 预配置版本在 fpga 内的 microblaze处理器中实施，可帮助用户立刻将设计方案转换成硬件。正式供货时的参考设计将包含设计人员可以修改的源代码。

　　source policy maker controller设计的“逻辑”部分位于 microblaze处理器之上，并使用 i2c命令来控制内核配合使用，控制器即可在 fpga 外部实施（即在外部处理器中实施）。

　　设计人员可使用支持赛灵思platform studio （edk） 的赛灵思嵌入式硬件设计套件或具有 sdk的赛灵思嵌入式软件设计套件，对 xapp 设计进行修改。通常情况下，fpga 设计人员使用edk，而软件开发人员则使用sdk.

　　edk 流会生成一个中间网络文件 （ngc），您可以在实施设计之前，将其整合在项级 ise 项目中。ngc文件包含构成 bram初始化一部分的microblaze 代码。

　　如果用户修改过软件，edk 流通常会占用较长的时间。不过，用户一旦生成了网络列表，就不再需要 edk或者 sdk 了。sdk流可修改 fpga比特流，因此仅需更新 bram 中的microblaze 代码内容。该 sdk流能够为软件修改提供更快的转换时间，但在这种情况下，用户必须每生成一个比特流就使用一次 sdk.有关本专题的 xapp白皮书涵盖了如何使用赛灵思fpga 嵌入式软件开发套件运行该设计的详尽说明。

　　该“入门指南”涵盖丰富信息，其中包括订购与许可、仿真、全系统硬件评估，以及技术支持等。此外，其还包含用户可用于生成范例设计的脚本文件，以及如何使用范例测试台与范例模式生成器进行仿真的说明。

　　用户可将该设计与从 ted spartan-6fpga 消费类视频套件中下载的完整版或评估版赛灵思displayportlogicore以及 displayport fpga mezzanine card卡配合使用。

　　源端的 policy maker 内含一个状态机，可通过 amba？apb 端口或采用amba 至 plb 桥的 32 位plbv46 总线连接至处理器接口。赛灵思在 blockram 中存储了用户可修改的指令集。赛灵思用来调训 （train） 该链路的c++代码不但是采用 gnu c++ 编译器编译的，并且还在采用赛灵思 edk platformstudio 处理器设计套件的fpga 内部实施的软 microblaze 处理器上进行了全面测试。参考设计包含完整的赛灵思 sdk项目。范例测试台可将一个135mhz的时钟连接至 vid 时钟，并将一个100mhz 的时钟连接至 apb时钟。赛灵思对所有输入是否连接正确进行检查。此外，模块还提供复位功能。