ESD的原理和测试

静电放电保护可以从fab端的process解决，也可以从ic设计端的layout来设计，所以你会看到prcess有一个esd的optionlayer，或者design rule里面有esd的设计规则可供客户选择等等。当然有些客户也会自己根据spicemodel的电性通过layout来设计esd。

1、制程上的esd

要么改变pn结，要么改变pn结的负载电阻，而改变pn结只能靠esd_imp了，而改变与pn结的负载电阻，就是用non-silicide或者串联电阻的方法了。

1）source/drain的esdimplant

因为我们的ldd结构在gatepoly两边很容易形成两个浅结，而这个浅结的尖角电场比较集中，而且因为是浅结，所以它与gate比较近，所以受gate的末端电场影响比较大，所以这样的ldd尖角在耐esd放电的能力是比较差的(<1kv)，所以如果这样的device用在i/o端口，很容造成esd损伤。

所以根据这个理论，我们需要一个单独的器件没有ldd，但是需要另外一道esdimplant，打一个比较深的n+_s/d，这样就可以让那个尖角变圆而且离表面很远，所以可以明显提高esd击穿能力(>4kv)。但是这样的话这个额外的mos的gate就必须很长防止穿通(punchthrough)，而且因为器件不一样了，所以需要单独提取器件的spicemodel。

2）接触孔(contact)的esdimplant

在ldd器件的n+漏极的孔下面打一个p+的硼，而且深度要超过n+漏极(drain)的深度，这样就可以让原来drain的击穿电压降低(8v-->6v)，所以可以在ldd尖角发生击穿之前先从drain击穿导走从而保护drain和gate的击穿。

所以这样的设计能够保持器件尺寸不变，且mos结构没有改变，故不需要重新提取spicemodel。当然这种智能用于non-silicide制程，否则contact你也打不进去implant。

3）sab(salicide block)

一般我们为了降低mos的互连电容，我们会使用silicide/salicide制程，但是这样器件如果工作在输出端，我们的器件负载电阻变低，外界esd电压将会全部加载在ldd和gate结构之间很容易击穿损伤。

所以在输出级的mos的silicide/salicide我们通常会用sab(salicideblock)光罩挡住rpo，不要形成silicide，增加一个photolayer成本增加，但是esd电压可以从1kv提高到4kv。

4）串联电阻法

这种方法不用增加光罩，应该是z省钱的了，原理有点类似第三种(sab)增加电阻法，我就故意给他串联一个电阻(比如rs_nw，或者hir，等)，这样也达到了sab的方法。

2、设计上的esd

这就完全靠设计者的功夫了，有些公司在设计规则就已经提供给客solution了，客户只要照着画就行了，有些没有的则只能靠客户自己的designer了，很多设计规则都是写着这个只是guideline/reference，不是guarantee的。

一般都是把gate/source/bulk短接在一起，把drain结在i/o端承受esd的浪涌(surge)电压，nmos称之为ggnmos(gate-grounded nmos)pmos称之为gdpmos (gate-to-drain pmos)。

以nmos为例，原理都是gate关闭状态，source/bulk的pn结本来是短接0偏的，当i/o端有大电压时，则drain/bulkpn结雪崩击穿，瞬间bulk有大电流与衬底电阻形成压差导致bulk/source的pn正偏，所以这个mos的寄生横向npn管进入放大区(发射结正偏,集电结反偏)，所以呈现特性，起到保护作用。pmos同理推导。

这个原理看起来简单，但是设计的精髓(know-how)是什么？怎么触发bjt？怎么维持？怎么撑到hbm>2kv or4kv？

如何触发？必须有足够大的衬底电流，所以后来发展到了现在普遍采用的多指交叉并联结构(multi-finger)。但是这种结构主要技术问题是基区宽度增加，放大系数减小，所以不容易开启。而且随着finger数量增多，会导致每个finger之间的均匀开启变得很困难，这也是esd设计的瓶颈所在。

如果要改变这种问题？大概有两种做法(因为triger的是电压，改善电压要么是电阻要么是电流)：

1、利用sab(salicide-block)在i/o的drain上形成一个高阻的non-silicide区域，使得漏极方块电阻增大，而使得esd电流分布更均匀，从而提高泄放能力；

2、增加一道p-esd (inner-pickup imp，类似上面的接触孔p+ esdimp)，在n+drain下面打一个p+，降低drain的雪崩击穿电压，更早有比较多的雪崩击穿电流(详见文献论文: innerpickup on esd of multi-finger nmos.pdf)。

对于的esd有两个小小的常识要跟大家分享一下：

1)nmos我们通常都能看到比较好的特性，但是实际上pmos很难有特性，而且pmos耐esd的特性普遍比nmos好，这个道理同hci效应，主要是因为nmos击穿时候产生的是电子，迁移率很大，所以isub很大容易使得bulk/source正向导通，但是pmos就难咯。

2) trigger电压/hold电压: trigger电压当然就是之前将的的第一个拐点(knee-point)，寄生bjt的击穿电压，而且要介于bvceo与bvcbo之间。

而hold电压就是要维持持续on，但是又不能进入栅锁(latch-up)状态，否则就进入二次击穿(热击穿)而损坏了。还有个概念就是二次击穿电流，就是进入latch-up之后i^2*r热量骤增导致硅融化了，而这个就是要限流，可以通过控制w/l，或者增加一个限流高阻，z简单z常用的方法是拉大drain的距离/拉大sab的距离(esd rule的普遍做法)。

3、栅极耦合(gate-couple)esd技术

我们刚刚讲过，multi-finger的esd设计的瓶颈是开启的均匀性，假设有10只finger，而在esd 放电发生时，这10支finger 并不一定会同时导通(一般是因breakdown 而导通)，常见到只有2-3支finger会先导通，这是因布局上无法使每finger的相对位置及拉线方向完全相同所致，这2~3 支finger一导通，esd电流便集中流向这2~3支的finger，而其它的finger 仍是保持关闭的，所以其esd 防护能力等效于只有2~3支finger的防护能力，而非10 支finger 的防护能力。

这也就是为何组件尺寸已经做得很大，但esd防护能力并未如预期般地上升的主要原因，增打面积未能预期带来esd增强，怎么办？其实很简单，就是要降低vt1(trigger电压)，我们通过栅极增加电压的方式，让衬底先开启代替击穿而提前导通产生衬底电流，这时候就能够让其他finger也一起开启进入导通状态，让每个finger都来承受esd电流，真正发挥大面积的esd作用。

finger也一起开启进入导通状态，让每个finger都来承受esd电流，真正发挥大面积的esd作用。

但是这种gcnmos的esd设计有个缺点是沟道开启了产生了电流容易造成栅氧击穿，所以他不见的是一种很好的esd设计方案，而且有源区越小则栅压的影响越大，而有源区越大则越难开启，所以很难把握。

4、还有一种复杂的esd保护电路:可控硅晶闸管(scr: silicon controlled rectifier ）

它就是我们之前讲过的cmos寄生的pnpn结构触发产生并且latch-up，通过on/off实现对电路的保护，大家可以回顾一下，只要把上一篇里面那些抑制latch-up的factor想法让其发生就可以了，不过只能适用于layout，不能适用于process，否则latch-up又要fail了。