DDR DQRD数据读测试 DQWR数据写测试 DDR2 DDR3 DQRD数据读测试 DQWR数据写测试

从内存的读操作中可以了解到内存工作的几个瓶颈，它们分别是内存单元的再存储和预充电的延时，这个延迟属于bank内部的延迟，由于dram结构的限制这个延迟本身不太好解决。还有内部数据总线(internal databus)的频率限制，内部数据总线是连接dram颗粒中4个bank的总线，一个dram的瓶颈是输入/输出电路的延迟。

图为内存数据传输机理

　　对于内部数据总线频率较低的瓶颈，可以通过使用prefetch(数据预取)架构来 解决，举例来说pc133sdram采用了管线突发架构(pipeline)或者说是1bitprefetch，因此它内部数据总线的频率是133mhz和数据输出端的数据传输率是一样的。ddr内存采用了2bitprefetch技术，因此它输出端的数据传输率是内部数据总线频率的2倍，以ddr400为例，它的内部数据总线的频率是200mhz，而输出端的数据传输率达到了400mhz。

　　我们知道dram内部存储单元的频率提高比较困难且成本较高，ddr333的核心频率已经达到了167mhz，为了解决外部数据传输率和核心速度之间的矛盾，ddr2采用了4bitprefetch(数据预取架构)，因此ddr2 400的核心频率仅为100mhz，ddr2533的核心频率为133mhz，因此ddr2很好的解决了dram核心频率和外部数据传输频率之间的问题。

　　从sdram开始，内存就可以和时钟同步，初的sdram采用了管线架构 (pipelinearchitecture)，首先是地址信号(add)和时钟(clk)同步，地址信号经过译码选取内存队列中相应的单元，内存队列中选中的数据通过内部数据总线输出到信号放大电路。sdram的信号输出部分也是和时钟信号同步的，这就好象一条连续的管线一样。由于全部操作都和时钟同步，因此也叫同步内存。

　　ddr采用了2位预取(2-bitprefetch)，也就是2：1的数据预取，2bit预取架构允许内部的队列(column)工作频率仅仅为外部数据传输频率的一半。在sdram中数据传输率完全参考时钟信号，因此数据传输率和时钟频率一样。ddr2采了4位预取(4-bitprefetch)，这就是ddr2提高数据传输率的关键，可以在不提高内部存储阵列频率的情况下提高数据输出带宽，未来的ddr3还有现在的rdram采用了8位数据预取。