回收LENZE伦茨8400系列模块E84AYCECV/S

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当这一切前期环节确定以后，就开始我们这篇文章Zui主要的部分了，显示芯片构架的设计。一个设计团队被组织起来定义GPU支持的技术特征并且制定整个设计工作的日程表（比如团队1在三周内完成反锯齿单元的设计)。
在我们深入介绍芯片的设计过程之前，我们先来了解一下现在芯片制造公司一般的设计流程。现在，芯片构架的设计一般是通过专门的硬件设计语言Hardware Description Languages(HDL)来完成，所谓硬件设计语言（ HDL）顾名思义，是一种用来描述硬件工作过程的语言。现在被使用的比较多的有 Verilog 、VHDL。这些语言写成的代码能够用专门的合成器生成逻辑门电路的连线表和布局图，这些都是将来发给芯片代工厂的主要生产依据。对于硬件设计语言（HDL）一般的人都基本上不会接触到，我们在这里只给大家简略的介绍一下：在程序代码的形式上HDL和C也没有太大的不同，但他们的实际功能是完全的不同。比如下面这个Verilog语言中非常基本的一条语句：
always@(posedge clock) Q <=D;
这相当于C里面的一条条件判断语句，意思就是在时钟有上升沿信号的时候，输出信号 'D'被储存在'Q'。就是通过诸如此类的语句描述了触发器电路组成的缓存和显存之间数据交换的基本方式。综合软件就是依靠这些代码描述出来的门电路的工作方式关系生成电路的。在芯片的设计阶段基本上都是通过工程师们通过Verilog语言编制HDL代码来设计芯片中的所有工作单元，也决定该芯片所能支持的所有技术特征。这个阶段一般要持续3到4个月（这取决于芯片工程的规模），是整个设计过程的基础。
在上述的工作完成后，就进入了产品设计的验证阶段，一般也有一两个月的时间。这个阶段的任务就是保证在芯片Zui后交付代工厂的设计方案没有缺陷的，就是我们平时所说的产品的“bug”。这一个阶段对于任何芯片设计公司来说都是举足轻重的一步，因为如果芯片设计在投片生产出来以后验证出并不能像设计的那样正常工作，那就不仅意味着继续投入更多的金钱修改设计，重新投片，还会在图形芯片产业Zui为重视的产品推出速度方面失去先机。整个验证工作分为好几个过程，基本功能测试验证芯片内的所有的门电路能正常工作，工作量模拟测来证实门电路组合能达到的性能。当然，这时候还没有真正物理意义上真正的芯片存在，这些所有的测试依旧是通过HDL编成的程序模拟出来的。
接下来的验证工作开始进行分支的并行运作，一个团队负责芯片电路的静态时序分析，保证成品芯片能够达到设计的主频；另外一个主要由模拟电路工程师组成的团队进行关于储存电路，供电电路的分析修改。和数字电路的修正工作相比，模拟工程师们的工作要辛苦的多，他们要进行大量的复数，微分方程计算和信号分析，即便是借助计算机和专门的软件也是一件很头疼的事情。同样，这时候的多有测试和验证工作都是在模拟的状态下进行的，Zui终，当上述所有的工作完成后，一份由综合软件生成的用来投片生产门电路级别的连线表和电路图就完成了。
但是，图形芯片设计者不会立即把这个方案交付厂家，因为它还要接受Zui后一个考验，那就是我们通常所说的FPGA(Field Programmable Gate Array)现场可编程门阵列来对设计进行的Zui终功能进行验证。对于NV30那样集成一亿多个晶体管超级复杂芯片，在整个使用硬件设计语言（HDL）设计和模拟测试的过程中，要反复运行描述整个芯片的数十亿条的指令和进行真正“海量”的数据储存，因此对执行相关任务的的硬件有着近乎的考验。我们从下面NVIDIA实验室的配备可见一斑。
可编程门阵列FPGA模拟验证
现场可编程门阵列FPGA可以能完成任何数字器件的功能，上至高性能CPU下至简单的74电路，都可以用它来实现。FPGA其实是一个包含有大量门电路的逻辑元件,但是它的每一个门的定义可以有使用者来定义,如同一张白纸或是一堆积木，工程师可以通过传统的原理图输入法，或是硬件描述语言自由的设计一个数字系统。通过软件仿真，我们可以事先验证设计的正确性。在PCB完成以后，还可以利用FPGA的在线修改能力，随时修改设计而不必改动硬件电路。所以说使用FPGA来开发数字电路，可以大大缩短设计时间，更为重要的是大大减少了再出现成品芯片以后反复修改,投片资金和时间的消耗,一块几千美元的FPGA(这里指目前容量的FPGA）和花费数百万美元得到一块成品芯片相比,消耗是微不足道的.
（编者：呵呵，以上文字引用了本站新手入门中的文字,看来新手入门这篇文章已经流传很广咯）