新思科技携手三星2nm工艺实现AI芯片面积缩减22%

新思科技（Synopsys）近日在韩国首尔江南区Grand InterContinental Parnas酒店正式拉开“Synopsys Converge Korea 2026”大会序幕。作为的半导体电子设计自动化（EDA）企业，该公司首次公开演示了自收购安世（Ansys）以来双方技术的深度融合成果。通过调用三星电子的2纳米（2nm）制程节点，新思科技成功将人工智能芯片的裸片面积压缩22%，标志着其“硅基到系统级”（silicon-to-systems）全链路设计策略进入实质性落地阶段。

此次技术突破的核心在于将三星代工的设计技术协同优化（DTCO）能力直接嵌入新一代数字设计解决方案——融合编译器（Fusion Compiler）。据大会披露的实测数据，采用新思工具链配合三星第二代2纳米工艺（SF2P）进行神经网络处理器（NPU）架构设计时，相较于传统独立设计路径，核心裸片面积实现了22%的显著下降。在先进制程逼近物理极限的背景下，DTCO已成为突破晶体管微缩瓶颈的关键手段。芯片面积的缩减直接转化为晶圆制造端的良率红利，每片晶圆可切割出的合格芯片数量增加，同时有效改善功耗密度，为数据中心与边缘计算设备提供更高的算力性价比。

上述表格数据直观反映了工具链整合对研发节奏的重塑。对于负责芯片选型与供应链管理的工程团队而言，验证周期的断崖式缩短意味着项目排期更具弹性，能够更快响应终端市场对高性能算力的需求波动。同时，早期介入的多物理场分析降低了后期改版打样次数，直接削减了掩膜版制作与流片试错成本。

三维封装验证提速与智能体工作流落地

在封装与系统级仿真层面，新思科技展示了其针对三维集成电路（3D-IC）设计的平台化能力。过去，三维堆叠涉及版图原型、结构力学与电气验证等多个割裂环境，工程师需在不同软件间反复切换数据。如今，热分析与信号完整性（EM/IR）验证已前置至设计Zui前端。一家全球高性能计算（HPC）客户在实际应用中，借助三维集成电路编译器处理高带宽内存（HBM）中介层布线任务，将原本需要两三个月的验证流程压缩至数天内完成。这种效率跃升主要得益于底层架构的打通，使得机械应力、流体散热与电磁干扰能够在同一数据模型中交叉校验。

围绕这一技术底座，新思科技进一步推出了基于“智能体工程师”（AgentEngineer）技术的AI驱动工程工作流。与传统人工逐阶段操作EDA软件的模式不同，新型智能体能够自动串联设计、验证与制造准备环节，并在英伟达（Nvidia）、超威半导体（AMD）及微软（Microsoft）等合作伙伴的生态中实现跨平台调度。该机制不仅覆盖了架构定义、逻辑综合、物理实现到工艺 TCAD 的全链条，更融合了安世擅长的结构、流体、电子与光学多物理场分析能力，形成单一平台内的自主设计闭环。

韩国业务重心转移与授权策略明确

尽管存储芯片仍是新思科技韩国营收的基本盘，但企业正加速向非存储领域渗透。亚太应用工程副总裁帕德梅什·曼德洛伊指出，除持续配合三星代工先进制程基础设施扩建及移动Exynos项目外，公司将把多物理场与自主设计工具重点投向雷博利恩斯（Rebellions）与芙里奥萨AI（FuriosaAI）等本土AI半导体无厂设计公司。在下一代内存技术演进方面，随着低功耗双倍数据速率内存（LPDDR）从第六代向第七代过渡，存内计算（PIM）架构将成为主流。新思科技表示将通过其LPDDR知识产权组合全面支持该架构转型，并积极参与固态技术协会（JEDEC）相关标准委员会的制定工作。

针对市场此前关于收购安世后可能推高授权费用的担忧，新思科技明确表态不会人为提高工具价格或许可成本。与此同时，企业宣布将其此前主要面向航空航天初创企业的政府合作计划“ASK”扩展至半导体领域。自1992年进入韩国市场以来，新思已在当地设立研发中心逾十年，每年资助五千余名高校学生，并通过产学研项目孵化七十二家初创企业。这一长期生态投入为其在先进制程与系统级仿真的卡位提供了人才与技术储备。

对中国半导体产业链从业者而言，此次22%的面积缩减不仅是参数层面的优化，更折射出先进制程竞争已从单一晶体管性能转向“设计-工艺-封装-系统”的全栈协同。国内晶圆厂与封测企业在导入2纳米及以下节点时，需重点关注DTCO接口规范与第三方仿真工具的兼容性。在采购EDA/IP授权时，建议优先评估供应商是否具备早期热管理与信号完整性联合仿真能力，这将在很大程度上决定后续流片一次成功率与量产爬坡速度。同时，LPDDR7存内计算架构的标准化进程加快，下游服务器与自动驾驶厂商应提前布局相关接口协议测试，以应对未来算力集群对数据搬运带宽的严苛要求。