中科院实现晶圆级MoSi₂N₄单晶制备

中国科学院金属研究所任文财教授团队在新型二维半导体材料领域取得关键进展，成功实现晶圆级单层MoSi₂N₄单晶的规模化制备。该成果直接打通了P型二维材料与现有互补金属氧化物半导体（CMOS）工艺的对接路径，为突破五纳米以下制程的物理瓶颈提供了切实可行的材料方案。

过去数十年间，硅基微电子技术主导了从消费电子到超级计算机的产业生态。然而，当晶体管特征尺寸持续向五纳米节点以下推进时，短沟道效应引发的漏电问题日益凸显，传统硅材料的物理极限逐渐显现。学术界与产业界将目光转向表面无悬挂键的二维材料，试图通过原子级厚度重构器件结构。尽管钼硫化物、钨硫化物等N型二维半导体的晶圆级单晶制备已相对成熟，但与之匹配的P型材料在性能与形貌控制上长期存在短板，导致全二维CMOS集成电路的商业化进程受阻。

晶圆级单晶生长工艺与核心电学参数

针对多晶薄膜晶界阻碍载流子迁移且易在转移过程中发生结构失效的痛点，研究团队开发了一套定向化学气相沉积（CVD）工艺。实验以特定取向的富钼硅原子铜单晶（Cu(111)衬底）作为生长基底，利用衬底表面的原子级台阶精准调控首层单晶的取向排列。该机制促使所有晶畴保持统一取向并无缝融合，Zui终形成均匀连续的晶圆级单晶薄膜。这种基于衬底晶格匹配诱导外延生长的策略，有效规避了传统旋涂或溶液法难以克服的晶界散射问题。

测试数据显示，所制备MoSi₂N₄薄膜结晶度极高，本征载流子迁移率可达154 cm² V⁻¹ s⁻¹。基于该材料构建的场效应晶体管阵列表现出优异的电学特性，开关比稳定在3.8±1.4×10⁶量级，一微米沟道长度下的导通电流密度高达17.96 µA µm⁻¹。相较于单层钨硒化物器件，其长期运行稳定性显著提升。除MoSi₂N₄外，该技术路线同样适用于WSi₂N₄单晶的制备，验证了工艺平台的通用性，为后续复杂范德华层状材料的可控合成提供了标准化参考。

后摩尔时代芯片架构的材料替代路径

随着先进制程光刻成本呈指数级上升，半导体产业链正加速探索“材料创新+架构重构”的降本增效路径。P型二维单晶的成功制备，意味着未来芯片设计可摆脱对传统硅基PMOS器件的依赖，转而采用全二维CMOS拓扑结构。在应用场景层面，该材料体系特别契合高频射频前端、超低功耗物联网节点以及柔性显示驱动电路的需求。其原子级平整的表面特性有利于降低栅极介质层的界面态密度，从而提升器件的亚阈值摆幅与开关速度。

对于晶圆代工厂而言，引入此类新材料需重新评估光刻对准精度、刻蚀选择比及热预算匹配度。现有的标准制造设备可能需要进行工艺窗口微调，特别是在金属电极接触工程与钝化层沉积环节，需解决二维材料易氧化及接触势垒较高的工程难题。产业链上下游需协同建立针对二维半导体的专用测试标准，明确迁移率、漏电流与可靠性的量化指标，避免不同产线间的工艺数据无法互通。

国内半导体设备与材料供应商应重点关注化学气相沉积炉的温控均匀性控制模块，以及高精度单晶衬底的国产化替代进度。在采购选型环节，建议优先考察具备大面积CVD反应腔体改造能力的厂商，同时跟踪衬底表面处理与原子层沉积（ALD）前驱体的兼容性数据。外贸渠道方面，二维半导体材料目前仍处于中试向产业化过渡阶段，企业可提前布局特种气体供应、高纯靶材制备及洁净室环境监控等配套服务，抢占上游供应链卡位。

从工程化落地节奏来看，晶圆级二维单晶的大规模应用仍需跨越良率爬坡与异质集成两道门槛。国内相关科研机构与制造企业可联合开展工艺适配性验证，重点攻克薄膜转移无损技术与接触电阻优化难题。在标准制定层面，尽早参与国际二维材料测试规范的起草，有助于在下一代半导体技术路线切换时掌握话语权。产业链上下游应保持技术同步迭代，避免陷入单一材料路线的过度投资。