三星与海力士分路探索下一代动态随机存取存储器架构技术

在人工智能训练、推理加速与数据中心扩容的多重压力之下，全球两大动态随机存取存储器（DRAM）巨头——三星电子（Samsung）与SK海力士（SK Hynix）——正以截然不同的技术路径，布局下一代存储架构。双方的目标高度一致：提升存储密度、优化能效、为更复杂的存储体系打好基础；然而实现路径的分歧，折射出两家企业在制程积累、研发基因与资源禀赋上的本质差异。

当前的行业背景不容忽视。人工智能服务器的大规模扩张，以及高带宽存储器（HBM）、DRAM对先进制程与关键材料的共同竞争，正在持续绷紧整个半导体产业链。在这一格局下，率先攻克下一代DRAM技术节点，意味着在产品定价、客户绑定乃至行业标准制定上掌握先机。

三星的GAAFET路线：将逻辑芯片理念移植至存储单元

三星正在探索将全环绕栅极晶体管（GAAFET）技术引入未来DRAM芯片的可能性。在逻辑处理器领域，GAAFET以栅极全方位包裹晶体管沟道的方式，实现更强的电场控制、更低的漏电电流与更高的能效，较传统鳍式场效应晶体管（FinFET）具有显著优势。然而将这一思路迁移到存储芯片，难度远非简单移植可比。

难点根植于DRAM自身的物理结构。与纯逻辑芯片不同，每个DRAM存储单元由一个晶体管与一个电容器共同构成——电容器负责保存代表数据的电荷。随着制程节点不断收缩，在日益微小的单元内维持电容器的有效容量，已成为制约DRAM微缩的核心瓶颈之一。

为此，三星正在研究如何在单个DRAM存储单元内同时容纳GAAFET晶体管与电容器，同时不牺牲存储密度与可靠性。这一方案的核心诉求，并非单纯缩小物理尺寸，而是在缩小的同时避免电荷保持能力下降、漏电率上升，以及制造工艺过于复杂而无法大规模量产等问题。

三星方案中另一个引人注目的思路，来自NAND闪存领域的工程经验。据悉，三星正在评估将负责读写操作的外围电路置于存储阵列下方的可行性——这与现代NAND闪存设计中为充分利用芯片面积而采用的"阵列下方外围电路"（CUA）技术如出一辙。将外围电路下移之后，芯片上方的空间得以释放，为更紧凑的存储单元布局提供余裕，同时保留DRAM电容器、访问晶体管及必要电气路径的完整功能。这一设计思路的精妙之处在于跨技术融合：三星并非照搬NAND的结构，而是将其空间组织逻辑移植到对电荷保持要求严苛得多的DRAM场景中。DRAM对刷新速率、电气稳定性的要求远超NAND，工程容错空间极为有限。

海力士的4F²路线：垂直堆叠换取更高存储密度

SK海力士则另辟蹊径，以4F²架构结合垂直堆叠晶体管作为技术主轴。在该设计中，栅极材料包覆垂直结构，目标是大幅压缩每个存储单元的占用面积，同时为下一代DRAM的微缩演进留足效率空间。

4F²方案的潜在优势集中体现在密度提升上。若能在不大幅推高成本、漏电率或工艺复杂度的前提下缩减单元有效面积，每片晶圆上可容纳的存储容量将显著增加。这对人工智能时代尤为关键——大模型训练与推理对存储模块的带宽、容量与能效均提出了前所未有的要求。

然而，存储行业的永恒挑战在于：实验室里的优异设计能否顺利转化为高良率的量产产品。垂直堆叠晶体管、栅极材料包覆以及读写电路下沉等工艺步骤，对套刻对准精度、均一性、晶圆良率与单位成本均构成严峻挑战。一款架构设计再出色，若无法以具竞争力的量产良率实现，终究难逃出局命运。

两条技术路线背后是对行业标准的争夺

三星与海力士之间的竞争，远不止于技术层面的高下之争。双方都希望自己的技术路线能率先被业界认定为下一代先进DRAM的可行范式——这将直接影响内部制造标准、设备商的工具开发方向、晶圆厂的资本投入布局，乃至与头部客户的长期供货协议。

若三星成功验证基于GAAFET思路、融合NAND布局逻辑的DRAM方案，可凭借其在先进节点制程与垂直存储结构上的深厚积累迅速形成规模优势；若海力士率先以更高效的4F²路线确立优势，则将进一步巩固其在人工智能加速器HBM市场已有的强势地位。

这场角力的评判维度绝不于峰值性能。在存储芯片领域，比特成本、能效比、长期可靠性与量产扩展能力往往比性能数字本身更具决定性意义。一种在技术上堪称精妙的架构，若需要过多光刻步骤、高度依赖极紫外（EUV）光刻或良率持续不理想，同样可能在商业竞争中铩羽而归。

从更宏观的视角看，人工智能浪潮不过是加速了一场原本就会到来的架构变革。高带宽内存、密集型服务器与专用加速器的爆发式增长，已将先进DRAM从普通消费电子配件升格为算力基础设施的战略级资源。无论是GAAFET路线、4F²架构，还是未来各种三维DRAM变体，本质上都是产业对"更大容量、更低功耗、更强扩展性"这一核心命题的集体回应。目前，两条技术路线均未分出胜负，但哪条路线Zui终成为主流，将在相当程度上决定未来十年AI服务器与高性能计算存储生态的走向。对国内存储芯片企业而言，三星与海力士在技术路线上的分歧本身就是一种信号：下一代DRAM的技术标准尚未锁定，这既意味着追赶窗口依然存在，也意味着技术押注的风险不容低估——如何在GAAFET集成、垂直堆叠工艺与量产成本之间找到自己的平衡点，是绕不开的战略课题。